华为 Tau 时间缩放：LogicFolding 如何降低芯片功耗与热量
9 月 4 日，华为董事、终端 BG 董事长兼首席执行官、半导体业务负责人何庭波在 ChinaXiv 发布了第三篇署名论文，继续完善其提出的 “Tau’s Law” 理论。
论文题为 Huawei’s τ Chip Was Supposed to Melt?，主要回应外界对 3D 芯片堆叠、热密度以及垂直集成可行性的质疑，并进一步解释华为所谓 Tau 时间缩放（Time-Scaling） 与 LogicFolding 技术路线。
论文披露的数据显示，基于 LogicFolding 的下一代 Kirin 方案，单位面积晶体管密度从约 1.55 亿提升至 2.38 亿个/mm²，增加约 55%。在等性能条件下，NPU、GPU 和 CPU 性能核心的功耗分别最多下降 66%、58% 和 41%。
需要注意的是，这些数字属于论文中的设计与工程数据，最终仍需要通过独立可验证的量产芯片数据进行确认。
🧠 Tau’s Law 到底是什么？ #
Tau’s Law 的核心并不是传统意义上的“能量定律”，而是一种围绕 特征延迟 τ（tau） 展开的时间缩放理论。
传统制程缩放主要依赖晶体管尺寸缩小，而 Tau 理论关注的是：
缩短信号传播所需要的时间，同样可以改变芯片系统的性能与功耗边界。
在现代芯片中，晶体管本身并不是唯一的性能瓶颈。
随着芯片规模扩大，金属互连、布线长度、寄生电容以及时钟网络所产生的延迟和功耗越来越重要。
因此，Tau 理论将优化重点从单纯缩小晶体管，扩展到了：
- 缩短信号路径
- 降低互连电容
- 减少长距离布线
- 降低时钟网络开销
- 利用垂直方向进行逻辑布局
- 在空间维度之外进一步利用时间维度
这也是 LogicFolding 的理论基础。
🏗️ LogicFolding：把二维逻辑“折叠”到三维 #
LogicFolding 可以理解为一种垂直逻辑集成方法。
传统 SoC 大量逻辑单元位于二维平面：
传统二维布局
+--------------------------------+
| CPU | GPU | NPU | DSP | Cache |
| | | | | |
+--------------------------------+
↓
长距离互连
LogicFolding 则尝试将部分逻辑结构沿垂直方向堆叠：
LogicFolding
┌─────────────┐
│ Logic A │
├─────────────┤
│ Logic B │
├─────────────┤
│ Logic C │
├─────────────┤
│ Logic D │
└─────────────┘
│
垂直互连
这样做的核心目标并不是简单地“增加芯片厚度”，而是让原本需要跨越较长二维距离的信号，通过更短的垂直路径完成连接。
从“面积优化”转向“路径优化” #
论文给出的数据表明，相关设计中平均互连长度可以缩短约 20%，关键路径上的最大缩短幅度达到约 70%。
时钟网络也进行了优化：
| 项目 | 优化结果 |
|---|---|
| 平均互连长度 | 约 -20% |
| 关键路径 | 最多 -70% |
| 时钟布线长度 | 约 -28% |
| 时钟缓冲器 | 43,600 → 19,000 |
这意味着 LogicFolding 的重点并不只是提高晶体管数量，而是降低大量晶体管之间“通信”的成本。
⚡ 为什么缩短互连可以降低功耗？ #
CMOS 动态功耗通常可以简化表示为：
$$ P = \alpha C V^2 f $$
其中：
- P：动态功耗
- α：开关活动因子
- C：有效电容
- V：工作电压
- f：工作频率
传统理解往往把注意力集中在晶体管、频率和电压上。
但对于大型 SoC 而言，互连产生的电容同样非常重要。
当信号需要经过更长的金属线时，相关寄生电容会增加，驱动这些线路就需要消耗更多能量。
因此，如果能够：
更短的互连
↓
更低的寄生电容
↓
更低的驱动负载
↓
更低的动态功耗
就可以在不单纯依赖先进制程节点的情况下，获得部分功耗收益。
📈 Kirin 2026：晶体管密度提高约 55% #
论文给出的设计数据中，相关 Kirin 方案的晶体管密度从：
上一代
155M transistors/mm²
↓ +55%
Kirin 2026
238M transistors/mm²
这意味着单位面积晶体管数量增加约 55%。
论文同时给出了不同计算单元在等性能条件下的功耗变化：
| 计算单元 | 等性能功耗变化 |
|---|---|
| NPU | -66% |
| GPU | -58% |
| CPU 性能核心 | -41% |
| DSP | -25% 总功耗 |
不过，DSP 的情况更加复杂。
论文指出，其初始设计虽然能够降低总功耗，但功率密度反而提高约 24%。后续 Kirin 2027 方案进一步优化后，功率密度下降，同时总功耗降低幅度达到约 47%。
这也说明，3D 集成真正困难的地方并不是简单地把更多晶体管堆在一起，而是如何同时解决：
- 性能
- 功耗
- 功率密度
- 热传导
- 布局
- 时钟
- 互连
- 制造工艺
🚀 性能模式：70 TOPS NPU 与更高 GPU 性能 #
论文还提供了全速运行情况下的数据。
其中：
NPU
约 70 TOPS
相比基准方案 +141%
GPU
FPS +42%
CPU
HNX +18%
这说明 LogicFolding 并非只能用于降低功耗。
从理论上看，同一套技术可以根据系统设计目标选择不同方向：
LogicFolding
│
├── 保持性能 → 降低功耗
│
├── 保持功耗 → 提升性能
│
└── 平衡两者 → 提高性能/功耗比
因此，“Tau”更准确的理解应该是对 时间、距离、功耗和系统性能之间关系的重新优化，而不是简单的功耗下降技术。
🧮 NPU：降低电压与时钟频率 #
NPU 是论文中比较典型的案例。
基准设计约为：
29 TOPS
通过 LogicFolding 后，在维持相近性能的情况下：
- 时钟频率降低约 63%
- 工作电压从 0.85V 降至 0.55V
- 功耗降低约 66%
- 功率密度降低约 73%
这背后的逻辑非常直接。
由于垂直集成缩短了关键路径，系统不再需要依赖如此高的时钟频率来满足相同性能目标。
而电压下降对动态功耗尤其敏感，因为公式中的电压项是：
$$ V^2 $$
因此降低电压通常可以带来非常明显的功耗收益。
🎮 GPU 与 CPU：通过降低电压换取效率 #
GPU 部分的数据显示，在较低电压条件下仍可以维持目标性能。
论文给出的一个案例是：
GPU
61 FPS
↓
降低约 200mV 工作电压
CPU 则在保持相近 HNX 性能的情况下，通过降低时钟频率和电压实现功耗优化：
CPU
时钟频率：约 -9%
电压：约 -200mV
性能：保持目标水平
这也是 Tau 理论区别于单纯“堆晶体管”的地方。
更多晶体管并不意味着必须以更高频率运行。
如果架构和互连得到优化，额外的晶体管密度可以被用来降低关键路径延迟，从而为降低电压和频率创造空间。
🌡️ 3D 芯片最大的挑战：热 #
外界对 3D 集成最常见的质疑就是：
如果把更多晶体管堆在一起，热量怎么散出去？
这个问题确实存在。
3D 集成会改变传统芯片的热传播路径，并可能产生明显的局部热点。
因此，Tau 方案并不是简单地将高功耗模块全部垂直堆叠。
论文强调的是 热感知布局（Thermal-Aware Placement）。
核心思路包括：
- 控制高功耗单元的空间分布
- 避免多个热点集中在同一区域
- 优化横向散热路径
- 管理不同层之间的温度梯度
- 针对关键结温进行动态设计
可以简单理解为：
传统设计
关注“芯片表面温度”
3D 设计
↓
同时关注
结温 + 热点 + 横向热扩散 + 垂直温度梯度
因此，3D 集成的热设计已经不再只是封装阶段的问题，而是需要从架构和版图阶段就开始考虑。
🔗 混合键合：从 1.5 μm 走向更小间距 #
论文还给出了 LogicFolding 的垂直互连路线。
Kirin 2026 方案据称采用：
混合键合间距：约 1.5 μm
垂直互连：约 50M
有效信号占比：约 10%–15%
后续 Kirin 2027 目标进一步缩小到：
约 1 μm
>100M 垂直互连
更长期的路线则包括：
720 nm
↓
480 nm
如果这些目标最终能够实现，垂直互连密度将成为 3D 芯片扩展的重要基础。
🧩 Amdahl 定律：为什么不同模块收益不同？ #
论文还使用了类似 Amdahl 定律 的思路解释 CPU、NPU、GPU 和 DSP 为什么会得到不同收益。
CPU 通常包含更多串行执行路径。
而 NPU、GPU 等加速器具有更高的并行度，因此更容易从大规模互连优化和数据局部性提升中获得收益。
可以简单表示：
CPU
串行部分较多
↓
收益受到限制
GPU / NPU
高度并行
↓
更容易扩大 LogicFolding 的收益
这也解释了为什么论文给出的 NPU 功耗下降幅度明显高于 CPU。
从系统设计角度看，真正重要的并不是让每个模块获得相同幅度的优化，而是让整个 SoC 的性能、功耗和热设计共同达到更好的平衡。
🏭 40nm 工艺也能实现高密度？ #
论文提出的另一个重要观点是：
系统级架构和封装技术可以在一定程度上突破传统制程节点带来的限制。
论文描述的 Kirin 2026 方案使用了 40nm 工艺设备，但通过：
- LogicFolding
- 3D 集成
- 混合键合
- 高密度垂直互连
- 更短信号路径
来提高整体晶体管密度和能效。
这并不意味着 40nm 在晶体管尺寸上等同于先进制程。
它更接近于：
传统 Scaling
制程节点缩小
↓
晶体管本身更小
Tau / LogicFolding
空间 + 互连 + 时间优化
↓
提高系统级晶体管利用率
因此，两者解决的问题并不完全相同。
🏔️ 从“摩擦”到“时间”：Tau 的核心隐喻 #
论文使用了西西弗斯（Sisyphus）的隐喻来描述传统芯片缩放面临的问题。
随着制程不断缩小，工程师需要不断面对：
- 功耗墙
- 热墙
- 互连延迟
- 漏电
- 制造成本
- 良率
- 设计复杂度
继续缩小晶体管并不能无限解决所有问题。
Tau 理论尝试改变优化方向：
传统思路
晶体管越来越小
↓
继续提高频率
↓
功耗 / 热量增加
Tau 思路
缩短信号路径
↓
降低延迟
↓
降低电压 / 频率需求
↓
降低功耗
因此，Tau 更像是一种 系统级缩放方法论，而不是传统意义上的半导体物理定律。
🔮 Kirin 2027 与未来路线 #
论文提出的未来路线仍然集中在三个方向：
更高的垂直互连密度 #
1.5 μm
↓
1.0 μm
↓
720 nm
↓
480 nm
随着键合间距缩小，单位面积可实现的垂直连接数量将进一步增加。
更多有效逻辑层 #
未来方案可以继续增加垂直集成的有效逻辑层，同时通过热感知布局控制热点。
5GHz+ CPU #
论文还提出未来 CPU 频率达到 5GHz 以上的目标，并预计需要约 3–5 年持续推进。
这意味着 Tau 路线并不是简单地追求低功耗。
其长期目标仍然包括：
更高性能
+
更低功耗
+
更高晶体管密度
+
更好的热管理
📊 Tau’s Law 与传统制程缩放并不是二选一 #
最值得注意的是，Tau’s Law 并不一定意味着传统 Moore’s Law 式制程缩放将被取代。
两者可以形成互补关系：
| 技术路线 | 核心目标 |
|---|---|
| 制程缩放 | 缩小晶体管 |
| 先进封装 | 缩短芯片间距离 |
| 3D 集成 | 利用垂直空间 |
| LogicFolding | 缩短逻辑路径 |
| Tau Scaling | 优化时间、距离与功耗关系 |
未来高性能 SoC 很可能同时使用多种技术：
先进制程
+
Chiplet
+
3D 集成
+
混合键合
+
高密度互连
+
架构优化
+
AI 加速器
因此，Tau 更可能成为一种系统级设计思想，而不是单独取代某一种制造工艺。
📝 总结：Tau 真正试图解决什么？ #
何庭波此次发布的第三篇论文，将 Tau’s Law 从概念进一步扩展到了更具体的工程指标。
核心逻辑可以总结为：
晶体管密度提升
↓
LogicFolding
↓
垂直集成
↓
缩短信号路径
↓
降低互连电容与延迟
↓
降低工作电压 / 频率
↓
降低功耗
↓
提高性能 / 功耗比
论文声称，Kirin 2026 相关设计能够将晶体管密度提高约 55%，同时在不同计算模块实现最高 66% 的等性能功耗下降。
但对于 Tau’s Law 能否成为传统制程缩放之外的一条长期产业路线，仍然需要更多独立验证。
尤其是 3D 集成的实际良率、长期可靠性、热管理、混合键合成本以及量产规模，最终都需要真实芯片数据来证明。
换句话说，Tau 的核心价值并不只是“把更多晶体管堆起来”，而是尝试回答一个更现实的问题：
当继续缩小晶体管越来越困难时，能否通过重新设计芯片的空间结构、信号路径和时间尺度，继续获得性能与能效提升？
如果 LogicFolding 能够在大规模量产中兑现论文中的指标，那么它可能成为先进 SoC 设计中值得关注的另一条缩放路径。